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Aldec Active-HDL 13.1

Aldec Active-HDL是基于 Windows 的集成 FPGA 设计创建和仿真解决方案,适用于基于团队的环境。 Active-HDL 的集成设计环境 (IDE) 包括完整的 HDL 和图形设计工具套件以及 RTL/门级混合语言模拟器,用于快速部署和验证 FPGA 设计。

设计流程管理器在设计输入、仿真、综合和实施流程中调用了 200 多种 EDA 和 FPGA 工具,并允许团队在整个 FPGA 开发过程中保持在一个通用平台内。 Active-HDL 支持来自 Intel、Lattice、Microchip、Quicklogic、Xilinx 等行业领先的 FPGA 器件。

主要功能和优势:

项目管理

  • 基于团队的统一设计管理保持本地或远程团队的一致性
  • 可配置的 FPGA/EDA Flow Manager 接口与 200 多家供应商工具相结合,让团队在整个 FPGA 开发过程中保持在一个平台上

图形/文字设计条目

  • 使用文本、原理图和状态机快速部署设计
  • 使用更安全可靠的互操作加密标准分发或交付 IP

仿真和调试

  • 强大的通用内核混合语言模拟器,支持 VHDL、Verilog、SystemVerilog 和 SystemC
  • 使用图形化交互式调试和代码质量工具确保代码质量和可靠性
  • 使用代码覆盖分析工具执行指标驱动验证,以识别设计中未执行的部分
  • 使用 ABV – 基于断言的验证(SVA、PSL、OVA)提高验证质量并发现更多错误
  • 能够模拟 SV 功能覆盖、约束随机化和 UVM 等高级验证结构
  • 使用 MATLAB®/Simulink® 接口连接 HDL 仿真与 DSP 模块的高级数学建模环境之间的差距

文档 HTML/PDF

  • 抽象设计智能并使用 HDL 到原理图转换器以易于理解的图形形式表示它们
  • 通过自动生成 HTML 和 PDF 格式的设计文档快速共享设计

Active-HDL 13版本包括许多新功能,可用性增强功能和性能优化。有关其他信息,教程,免费评估下载和新功能,请访问https://www.aldec.com/en/products/fpga_simulation/active-hdl.


官方网站: http://www.aldec.com/
软件语言: English
文件大小: 585 MB
运行环境: Windows 7/8.x/10.x

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